比例道
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diary/20100824

最初はVerilogHDLにしとけば楽だった

HDLによるデジタル回路設計を始めてから,かれこれ20年になるが,ずっとVHDLだけを使って来た.VHDLを選んだのは特に理由があった訳ではなく,最初に使用した無料の開発ツールがVHDLだけをサポートしていたからだ.この20年間VerilogHDLを必要とする機会がなく,ずっとVHDLだけで済ましてきた.部下に教えるときもVHDLを教えていた.
ところが,VerilogHDLとVHDLを比べて分かりやすい方を教えた方が部下のためではないかと今年になって突然思った.で,初めてVerilogHDLの文法書を読んでみたのだが,ショックを受けた.「(何かいい加減だけど)すごく簡単じゃないか!」と.初学者が分かった気になるまでの時間はVerilogHDLならばVHDLの半分以下で済むのではないかと思った.ただし,本当に分かるまでの期間は同じかVHDLの方が短いとも思った.VHDLは文法がほとんどのエラーを排除してくれるが,VerilogHDLはエラー回路を生成するようなコードでも文法エラーにならず,経験がないとエラーを排除できない場合がある.
で,どちらを教えるのが良いかを考えたのだが,最近の根性無しな若者相手だからVerilogHDLの方が良かろうと決めた.今はVerilogHDLの教材を集めている.